Новостной дайджест событий из мира FPGAПЛИС 005 (2020_09)

Начинающим: Выложены материалы Сколковской школы цифрового дизайна

С 15-17 сентября 2020 в рамках выставки Чип-Экспо проводилась СКОЛКОВСКАЯ ШКОЛА СИНТЕЗА ЦИФРОВХ СХЕМ НА VERILOG. Рады сообщить, что материалы этой школы запись видеолекций и исходники заданий выложены в открытый доступ на Youtube.
Стоит напомнить, что предложение по получению бесплатной отладки для школьников и студентов для прохождения школы, все еще действует.

Релиз Quartus Prime Pro Edition: Version 20.3

Intel FPGAвыпустила информацию об обновлении программного обеспечения Quartus Prime версии Pro. В частности, в новой версии:

Высокоуровневое программирование FPGA для терабитных линий связи

Что такое частота семплирования 5кГц? Для цифровой обработки сигналов даже на микроконтроллере такое число звучит вполне посильно. Однако, в задаче оптической связи между спуником и наземной станцией, где на последней расположен массив линз, каждая из которых фокусирует изображение на часть сенсора камеры ...

Это интересно: Шифровальная машина Enigma M3 в FPGA Intel MAX10

Шифровальная машина имела систему роторов, которые по некоторому закону делали многократную замену букв:

Онлайн конференция: Verification Day 2020

Компания Synopsys проводит онлайн конференциюVerification Day 2020.Это виртуальное мероприятие дает возможность оставаться в курсе последних инноваций, методов и методологий в области статической, формальной и маломощной верификации.

Вебинар: Презентация инструментов для верификации процессорных ядер на базе RISC-V

Static Verification for RISC-V Cores and SoCs

В настоящее время вся отрасль разработки процессорных систем претерпевает смену парадигмы новые поколения специализированных процессорных ядер разрабатываюсяна основе открытой системы команд RISC-V.

Реализация: Мондельбротим на PYNQ

Построение фракталов на ПЛИС, в целом не ново. На выставках частенько можно встретить их реализацию. Такое демо всегда привлекает, не то что эти ваши отчеты в консоли и распознавание котиков.

Анонс: Самая большая FPGA Xilinx перешла в статус Production

ПЛИС Virtex UltraScale+ VU19P позволяет создавать прототипы и эмулировать самые передовые ASIC и SoC, а также разрабатывать сложные алгоритмы. ПЛИС VU19P обладает самой высокой плотностью логики и количеством портов ввода-вывода это самая большая FPGA когда-либо выпускаемая компанией Xilinx....

Практика: Подключаем Xilinx FPGA софт-процессор к сенсорам ST Micro

на портале element14.com появился анонс трех предстоящих воркшопов по работе с MicroBlaze софт-процессор от компании Xilinx и его интеграции с несколькими сенсорами от компании ST Micro. Работа будет проходить на бюджетном отладочном комплекте Arty-S7.

Туториал: Демонстрация и моделирование RoE

В блоге компании Xilinx появилось новое руководство по моделированию радио-через-ethernet Roe
Enhanced CPRI (eCPRI) становится важной технологией для создания беспроводных приложений следующего поколения 5G. IP ядро Xilinx Radio over Ethernet Framer (RoE Framer) является частью полного системного р...

Это Интересно: Как устроена первая ПЛИС в мире

Реверс инжиниринг тема очень занятная. На этой неделе появилась статья о том, как была устроена первая ПЛИС в мире от компании Xilinx, но самое любопытное, что в стате не просто картинки с LUT и триггерами, а полноценные фотографии кристалла этой ПЛИС с объяснением микроархитектуры.

Заметка: 5 Вызовов для высокоуровнего синтеза на ПЛИС

Любопытная заметка появилась на сайте компании Silexica. John Inkeles рассматривает 5 пять проблем, с которыми приходится сталкиваться при использовании HLS для проектирования ПЛИС

Вебинар: Максимизация производительности системы при использовании FPGA с интерфейсом PCIe Gen5

На вебинаре от компании Achronix вы узнаете, как максимизировать производительность системы с помощью ПЛИС с интерфейсами PCIe Gen5. Вы поймете, почему вам нужно не только высокоскоростное подключение, но и возможность обрабатывать входящие данные на высоких скоростях для ускорения производительности приложений.

Вебинар: Проверка пользовательских инструкций RISC-V с помощью UVM

Благодаря интеграции в Aldec Rivera-PRO утилитыCodasips Studio становится возможным верификация пользовательских инструкций процессора RISC-V.

Заметка: Vivado подскажет, как свести тайминги в проекте (перевод)

Что делать, если тайминги вашего проекта не сходятся? Как найти эти места и как исправить положение?
Ответы вопросы вам поможет найти сама среда разработки Xilinx Vivado. В Vivado есть просто невероятное количество отчётов, формируемых по ходу маршрута проектирования вашего проекта.

Онлайн-семинар: Разработка ускорителей в Xilinx Vitis

Единая программная платформа Vitis позволяет разработчикам легко использовать преимущества гетерогенных SoC Xilinx и ускорять свои приложения, не нуждаясь в передовых знаниях по разработке аппаратного обеспечения. Этот семинар предоставит вам базовые знания о том, как начать работу с Vitis и Vitis AI.

Очень маленькая FPGA плата M02mini от marsohod.org

Команда проекта marsohod.orgсообщила о выходе новой очень маленькой FPGA платы M02mini на базе чипа Intel MAX10 10M02DCV36C8.

Аналитика: Сможет ли HLS код побить HDL по производительности? (перевод)

По общему убеждению, HLS проигрывает в производительности написанному вручную HDL. С правильным выбором инструментов может оказаться верным обратное утверждение.

Cadence открыла бесплатный доступ ко всем видео-тренингам и обучающим материалам

Компания Cadence открыла свои учебные курсы. Теперь для того чтобы обучаться по программам Cadence достаточно только иметь активированный Cadence Support Account.

Руководство: Делаем алгоритм шифрования AES на Verilog

Интересное руководство попалось на портале medium.com
Читателю предлагается пошаговое руководство реализации алгоритма AES 128 для FPGA/ASIC с использованием языка Verilog.

Туториал: Генерация синусоиды на C и Xilinx Zynq

На портале hackster.io появилась новая статья/гайд по использованию созданию генератора синусоиды с использованием Xilinx DDS Compiler + C+ baremetal + Zynq. Это полноценное руководство с боль...

Презентация: Компиляция для Xilinx AI Engine с использованием MLIR

Если вы интересуетесь развертыванием нейронных сетей и ИИ на новых адаптируемых ACAP Versal AI, то эта презентация вероятно вам пригодится при изучении. Несмотря на ее относительную давность создания (02-02-2020), презентация пригодится как дополнительный материал для изучения. Возможно, вам удастся узнать что-то нов...

Проведение тестирования проекта с помощью VUnit (перевод)

Что делать, если после завершения проектирования мы обнаруживаем ошибку, требующую значительного отката?